Инициализация RAM в FPGA Altera

Эмм, читал сейчас Recommended HDL coding styles в книжке по Квартусу и вот что не совсем понятно:

1) в секции про RAM в примерах они используют инициализацию ячеек памяти при включении питания. Используется конструкция с блоком initial и еще директива $readmemh(b) с загрузкой содержимого из файла. Причем вроде как говорится, что эти конструкции подходят не только для симуляции, но и для синтеза. Для меня это пока странно, т.к. во многих учебниках по Verilog указано, что initial — это чисто симуляционная директива, типо тестбенчи писать. НО если уж все реально синтезится, то интересно еще и понимать как это реализовано физически. Что, создается таблица ROM и из нее уже данные читаются?

2) снова инициализация, но уже триггеров.
такой код тоже немножко удивил, ведь не привык, что он используется для синтеза. Типо reg myreg = 1'b1. И утверждается, что его значение при инициализации будет 1, а не 0, как по умолчанию на Альтеровских девайсах. Недопонял вот что — единицей будет инициализироваться всегда — и при power-on, и при синхронном или асинхронном сбросе. Все верно?