Преобразователь с USB на много чего (FT2232HL)

Это уже будет как минимум четвертое упоминание про эту универсальную микросхему. Собственно, меня больше интересует режим FIFO и uart на высокой скорости. Последний удалось проверить на работоспособность, замкнув Tx c Rx — пашет.



Смотрим дальше

Altera dev board. Проблемы с GPIO

Думаю, что владельцы альтеровских плат разработчика либо сталкивались с такой проблемой, либо уже знают ее решение.
Итак, имеется отладочная плата DE2, на нее выведен 40 пиновый разъем GPIO (general purpose inout ).
Создаю проект, импортирую pin assignments из csv файла. Сам GPIO — Это 38 проводная шина.
Мой проект содержит приемник и передатчик uart. формируем байт для передатчика с помощью свитчей, что распаяны на плату, индицируем принятый байт светодиодами. Загвоздка приключилась вот с чем. Выход передатчика хотел подцепить на GPIO[26], вход приемника на GPIO[28], но квартус пишет ошибку: «port GPIO is declared more than once».
Собсно проблему решил переобозначением в Assignment Editon конкретно этих пинов на TxOut и RxIn.

А теперь вопрос: есть ли возможность часть бит разъема GPIO использовать как входы, а часть как выходы не меняя их имен в Pin Assignment? И если да, то как? Вроде у Petrovich'а есть DE nano?

кусочек toplevel файла:

module uart(CLOCK_50, SW, KEY, LEDG, LEDR, GPIO);
input CLOCK_50;
input [17:0] SW;
input [3:0] KEY;
output [17:0] LEDR;
output [8:0] LEDG;
input [26:26]GPIO;
output [28:28]GPIO;

...

endmodule

Инициализация RAM в FPGA Altera

Эмм, читал сейчас Recommended HDL coding styles в книжке по Квартусу и вот что не совсем понятно:

1) в секции про RAM в примерах они используют инициализацию ячеек памяти при включении питания. Используется конструкция с блоком initial и еще директива $readmemh(b) с загрузкой содержимого из файла. Причем вроде как говорится, что эти конструкции подходят не только для симуляции, но и для синтеза. Для меня это пока странно, т.к. во многих учебниках по Verilog указано, что initial — это чисто симуляционная директива, типо тестбенчи писать. НО если уж все реально синтезится, то интересно еще и понимать как это реализовано физически. Что, создается таблица ROM и из нее уже данные читаются?

2) снова инициализация, но уже триггеров.
такой код тоже немножко удивил, ведь не привык, что он используется для синтеза. Типо reg myreg = 1'b1. И утверждается, что его значение при инициализации будет 1, а не 0, как по умолчанию на Альтеровских девайсах. Недопонял вот что — единицей будет инициализироваться всегда — и при power-on, и при синхронном или асинхронном сбросе. Все верно?