TestBench на Verilog для новичков

Данная статья освещает базовые вопросы написания TestBench на языке Verilog. Предполагается, что вы уже знакомы с синтаксисом языка Verilog и прочли пост про интеграцию Quartus и ModelSim.
Рекомендуется к изучения новичкам, всем интересующимся и незнающим как подступиться к написанию TestBench.

Данный пост является вольным переводом Art of Writing TestBenches by Deepak Kumar Tala.


Читать дальше
  • +2
  • 24 ноября 2011, 12:48
  • covsh

Quartus + ModelSim. Интеграция в картинках и создание TestBench

В жизни каждого начинающего разработчика настает момент, когда необходимо делать качественные скачки в процессе разработки. Для меня такая необходимость возникла при отладке Verilog проекта в Quartus. Моими основными инструментами на тот момент были: тупое долбление в код, SignalTap и In-System Source and Probe.
Времени на компиляцию тратилось все больше и больше, количество памяти в кристалле все меньше, а ясности не прибавлялось.
Тогда было принято решение перенести отладку в виртуальное пространство при помощи инструмента ModelSim.
Поразительно, но перерыв кучи документации я так и не нашел нигде единого руководства по интеграции Quartus и ModelSim.

Данная статья посвящена новичкам, освещает основные моменты интеграции программ Quartus и ModelSim.


Читать дальше
  • +2
  • 22 ноября 2011, 14:58
  • covsh